//Verilog instantiation template

ecp5_ip _inst (.ip_gddr71tx_data0(), .ip_gddr71tx_data1(), .ip_gddr71tx_data2(), 
        .ip_gddr71tx_data3(), .ip_gddr71tx_dout(), .ip_gddr71tx_clkout(), 
        .ip_gddr71tx_ready(), .ip_gddr71tx_refclk(), .ip_gddr71tx_sclk(), 
        .ip_gddr71tx_start(), .ip_gddr71tx_sync_clk(), .ip_gddr71tx_sync_reset(), 
        .ip_gddr71rx_clk_phase(), .ip_gddr71rx_datain(), .ip_gddr71rx_q0(), 
        .ip_gddr71rx_q1(), .ip_gddr71rx_q2(), .ip_gddr71rx_q3(), .ip_gddr71rx_alignwd(), 
        .ip_gddr71rx_clkin(), .ip_gddr71rx_phasedir(), .ip_gddr71rx_phaseloadreg(), 
        .ip_gddr71rx_phasestep(), .ip_gddr71rx_pll_reset(), .ip_gddr71rx_ready(), 
        .ip_gddr71rx_sclk(), .ip_gddr71rx_sync_clk(), .ip_gddr71rx_sync_reset());